图1 周期的定义

　　时钟的最小周期为：

　　TCLK = TCKO +TLOGIC +TNET +TSETUP －TCLK_SKEW

　　TCLK_SKEW =TCD2 －TCD1

　　其中TCKO为时钟输出时间，TLOGIC为同步元件之间的组合逻辑延迟，TNET为网线延迟，TSETUP为同步元件的建立时间，TCLK_SKEW为时钟信号TCD2和TCD1延迟的差别。

　　D 数据和时钟之间的约束

　　为了确保芯片数据采样可靠和下级芯片之间正确地交换数据，需要约束外部时钟和数据输入输出引脚之间的时序关系（或者内部时钟和外部输入/输出数据之间的关系，这仅仅是从采用了不同的参照系罢了）。约束的内容为告诉综合器、布线器输入数据到达的时刻，或者输出数据稳定的时刻，从而保证与下一级电路的时序关系。

　　这种时序约束在Xilinx中用Setup to Clock（edge），Clock（edge） to hold等表示。在Altera里常用tsu （Input Setup Times）、th （Input Hold Times）、tco （Clock to Out Delays）来表示。很多其它时序工具直接用setup和hold表示。其实他们所要描述的是同一个问题，仅仅是时间节点的定义上略有不同。下面依次介绍。

　　E 关于输入到达时间

　　Xilinx的“输入到达时间的计算”时序描述如下图所示：

　　图2 输入到达时间示意图

　　定义的含义是输入数据在有效时钟沿之后的TARRIVAL时刻到达。则，

　　TARRIVAL=TCKO+TOUTPUT+TLOGIC 公式1

　　根据上面介绍的周期（Period）公式，我们可以得到：

　　Tcko+Toutput+Tlogic+Tinput+Tsetup-Tclk_skew=Tclk; 公式2

　　将公式1代入公式2： Tarrival+Tinput+Tsetup-Tclk_skew=Tclk， 而Tclk_skew满足时序关系后为负，所以

　　TARRIVAL +TINPUT+TSETUP

　　这就是Tarrival应该满足的时序关系。其中TINPUT为输入端的组合逻辑、网线和PAD的延迟之和，TSETUP为输入同步元件的建立时间。

　　F 数据延时和数据到达时间的关系

　　图3 数据延时和数据到达时间示意图

　　TDELAY为要求的芯片内部输入延迟，其最大值TDELAY_MAX与输入数据到达时间TARRIVAL的关系如上图所示。也就是说： TDELAY_MAX+TARRIVAL=TPERIOD 公式4

　　所以：

　　TDELAY

　　G 要求输出的稳定时间

　　从下一级输入端的延迟可以计算出当前设计输出的数据必须在何时稳定下来，根据这个数据对设计输出端的逻辑布线进行约束，以满足下一级的建立时间要求，保证下一级采样的数据是稳定的。计算要求的输出稳定时间如下图所示：

　　图4 要求的输出稳定时间示意图

　　公式的推导如下：

　　定义：TSTABLE = TLOGIC +TINPUT +TSETUP

　　从前面帖子介绍的周期（Period）公式，可以得到（其中TCLK_SKEW＝TCLK1－TCLK2）：

　　TCLK＝TCKO＋TOUTPUT+TLOGIC+TINPUT+TSETUP+TCLK_SKEW

　　将TSTABLE的定义代入到周期公式，可以得到：

　　TCLK=TCKO+TOUTPUT+TSTABLE+TCLK_SKEW

　　所以：TCKO +TOUTPUT+TSTABLE

　　这个公式就是TSTABLE必须要满足的基本时序关系，即本级的输出应该保持怎么样的稳定状态，才能保证下级芯片的采样稳定。有时我们也称这个约束关系是输出数据的保持时间的时序约束关系。只要满足上述关系，当前芯片输出端的数据比时钟上升沿提早TSTABLE 时间稳定下来，下一级就可以正确地采样数据。其中TOUTPUT为设计中连接同步元件输出端的组合逻辑、网线和PAD的延迟之和，TCKO为同步元件时钟输出时间。

　　H 实施时序约束的方法和命令

　　实施上述约束的基本方法是，根据已知时序信息，推算需要约束的时间值，实施约束。具体地说是这样的，首先对于一般设计，首先掌握的是TCLK，这个对于设计者来说是个已知量。前面介绍公式和图中的TCKO和TSETUP（注：有的工具软件对TCKO和TSETUP的定义与前面图形不同，还包含了到达同步器件的一段logic的时延）是器件内部固有的一个时间量，一般我们选取典型值，对于FPGA，这个量值比较小，一般不大于1~2ns。比较难以确定的是TINPUT和TOUTPUT两个时间量。大电流电感

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