多波形雷达回波中频模拟器方案
3 关键模块设计
3.1 数字延时模块
对于脉冲的数字延迟的实现，方法1是将DSP计算得到的延时时钟个数值D，转换为N位的二进制码，利用二进制码进行控制。可采用如图2基于寄存器的方法实现，这种方法优点是没有固定延迟，最小可实现零延迟。但当N增大时，此法耗费的FPGA触发器资源呈几何级数增加，因此，不适用于需要实现很大延时的场合。
方法2是采用如图3所示的存储转发的方式，具体是：将输入的待延时脉冲，用延时时钟采样后，以左端口地址A在每个延时时钟周期递增加1写入单bit的双口RAM中，右端口以地址B在每个延时时钟周期递增加1进行按序读取，左右端口操作到（2N+1-1）的上限地址后自动返回0地址继续各自递增操作。地址 A和地址B满足：B=A—D。D为需要的延时时钟个数值。当A《D时，取负数的补码作为地址B。
方法2避免了大延时情况下触发器资源过度耗费，但存在固定延时，另当延时时钟频率很高时，双口RAM的读写速度难以满足要求。因此，本系统在实践中对方法2进行了改进设计，如图4所示。
本设计将待延时的脉冲经延时时钟采样后，经串并转换形成16 b的数据，每16个延时时钟完成一次串／并转换，并输出一个16 b宽度的双口RAM的左端口写时钟，地址A仍按序累加。将地址A末位补上四个“1”构成宽地址x；x—D=Y（补码形式）；式中：D为DSP计算的延时时钟个数值。将Y（二进制）的低四位提取出来作为码值C；其余高位构成图中双端口RAM的右端口读地址。其读时钟由图右的并／串转换单元每16个延时时钟周期输出一个脉冲；并／串转换单元将读出的16位数据转换恢复为脉冲，经过如图1寄存器方式实现的4位寄存器延时环节（控制码为码值C）延时后，输出延时后的脉冲。大电流电感
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