作者：安森美半导体公司 Billie Johnson

　　在数字电路设计中，时钟信号是一种在高态与低态之间振荡的信号，决定着电路的性能。在应用中，逻辑可能在上升沿、下降沿触发，或同时在上升沿和下降沿触发。由于溢出给定时钟域的案例极多，故有必要插入缓冲器树来充足地驱动逻辑。时钟树通常带有布线工程师必须满足的延迟、歪曲率、最小功率及信号完整性要求。

　　当电路从前工序设计人员转移到后工序布线工程师时，可以认为时钟概述与图表是必须沟通的最关键信息。多年以来，由于沟通失误，数以小时、天甚至是星期计的设计工作沦为白费，需要包括时钟树在内的全套重新合成。

　　在布线之前，采用极佳的时钟来用于合成及时序约束。约束的时钟定义可能出现在模块的顶层焊盘或引脚；可能出现在宏的输出，如锁延迟环（DLL） 或锁相环（PLL）；或者作为产生的时钟出现在除法寄存器上。这些时钟定义可能是也可能不是布线工程师需要定义时钟树根以在不同工作模式之间获得最优延迟及平衡歪曲率的领域。前工序及布线工程师之间围绕这些信息的高级别信息沟通以及理解布线工程师怎样运用这些信息，将大幅优化物理设计流程的CTS过程。

　　有效CTS的设计技巧

　　下面的某些技巧在业界已经使用多年，但基于过去几年的经验，仍然值得重复运用。

　　为时钟树根使用中到大强度的驱动器。这就使时钟树能有恰当的起点。但不要使用库中最大的驱动强度，如果信号完整性（SI）分析或片上变化（VOC）分析未出现问题，能够在随后的设计中用到。。

　　如果时钟除法寄存器及其同步寄存器要在单独测试模式中工作，确保它们被复用逻辑有针对性地驱动。这就能够在测试模式下在输入端增加延迟，而不会影响此功能模式下所产生的时钟驱动的其他所有寄存器。大电流电感

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