浅析SoC芯片设计中的动态功率估算挑战
不必担心。FinFET或3D晶体管的发明及时地拉住了滑向消失深渊的平面晶体管。
FinFET预计可减少多达90%的静态泄漏电流，并且仅使用等效平面晶体管50%的动态功率。与平面等效晶体管相比，FinFET晶体管在同等功耗下运行速度更快，或在同等性能下功耗更低。有了FinFET，设计团队可以更好地平衡产量、性能和功率，满足各个应用程序的需求。
功率估算挑战
如前所述，更低的工艺节点带来了更高的晶体管密度，这使设计团队有机会在其中加入越来越多的功能。如今，在最大型的设计中，晶体管数量超过了100亿。遗憾的是，设计尺寸的增长趋势势不可挡，这也一直都是 EDA验证工具的一个沉重负担。动态功率估算工具即是其一。我们可以假定，电路的动态功耗与电路在运行时发生的逻辑转换次数成比例。因此，要精确地估计和优化数字电路的功率，我们需要记录每个时钟周期内每个设计元素的切换活动，并将该活动馈入工具执行功率相关的任务中。
在不跟踪相应周期的情况下记录切换活动可获得运行时段内的平均功耗。通过添加按周期记录的信息可以跟踪峰值功耗。
我们直觉上会假设记录切换活动的准确性会随着设计说明从高层次抽象下降到门级，进而又下降到晶体管级而增加，原因是可用的设计详细信息越来越多。
现在的困境是，在电子系统级（ESL），设计人员在对比多个架构、多种场景或软件算法并实现最佳功率优化方案上拥有了前所未有的灵活性。糟糕的是，在说明级别，功率估算却不够准确。在门级，可以获得的详细信息极少，灵活性也非常有限，仅可支持完成边缘优化，在晶体管级更是如此。而在寄存器传输级 （RTL），似乎可以实现最佳折中。既可以获得足够的详细信息来实现功率的适当估算，又有足够的灵活性来实现较大的功率优化。大电流电感
对于SI2302手册中漏源电压和漏电流的曲线图的疑 左图是SI2302漏源电压和漏电流的曲线图，其中当VGS等于2V时，漏极电流的饱和值大约是4.5A的样子，但是在SI2302的极限值表中，漏电流ID的最大值是3A，如下图
请大家帮忙解释一
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各位大大，麻烦帮我看下这个电路用ir2110+buck
1.不加后面的mos管和buck电路，用示波器看波形，当示波器的地接到电路的地看LO输出14V PWM波，HO输出为13V直流信号。当示波器的地接VS则HO输出为互补（目测）14v pwm波。
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