基于FPGA的超宽带数字下变频设计
3.算法实现
本文的超宽带数字接收系统中，要求信号中频为400MHz，采样率为1600MHz，输入信号带宽包含600MHz和350MHz两种。根据后续处理系统需求，数字下变频后对基带信号分别进行2倍和4倍抽取，抽取后的数据率分别为800MHz和400MHz.
高速ADC选择TI公司的ADC083000，其采样率和全功率带宽均达到3GHz;FPGA选择Xilinx公司Virtex-6系列的XC6VSX315T，其具有较多的DSP48E资源，非常适合用于数字下变频算法中占用资源较多的数字滤波器设计。
3.1 高速数字信号预处理
ADC采样后的高速数字中频信号是通过4路速率为400MHz的并行总线输入至FPGA的，如此高速的信号显然不易在FPGA中直接进行数字下变频处理。为了适应FPGA进行数字下变频时的处理速度，保证其在常温和高低温下均稳定工作，首先需要对高速数字信号进行降速预处理。Virtex-6系列FPGA拥有专用的双倍数据速率寄存器IDDR可以实现数据率降低一倍，其下降沿数据由输入时钟的反转进行控制，算法实现如图2所示。
经降速处理后，输入至FPGA的4路并行、速率为400MHz的高速信号就变成8路并行、速率为200MHz的较低速信号，这样的数据率非常适合FPGA处理。
3.2 数字混频
由于信号中频400MHz与采样率1600MHz符合fc/fs=1/4的对应关系，数字本振就只有1、-1和0这样的简单序列，于是数字混频过程也就变成了加减运算。假设降速预处理后的8路并行信号为（x1，x2，x3，x4，x5，x6，x7，x8），则混频后I路并行信号为（x1，0，-x3，0，x5，0，-x7，0），Q路并行信号为（0，x2，0，-x4，0，x6，0，-x8，）。大电流电感
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