基于FPGA的软硬件协同仿真加速技术
图1 设计验证进程
假设模块Master和模块Slave是整个复杂设计中的一部分。模块Master负责把输入数据进行数据处理，随后把处理后数据发送到下一个模块 Slave，Slave模块完成一个功能复杂的算法运算，运算结束后把结果返回到模块Master中，进行下一步操作，设计框图如图2所示。
图2 设计例子框图
设计工程师在完成模块Master和模块Slave的HDL设计后，用HDL 仿真器软件分别对两个模块进行仿真验证，模块Master的仿真时间花费了五分钟，模块Slave花费了十五分钟，两个模块进行联合仿真花费了二十分钟。如果设计不正确，则要对设计进行重新修改和仿真直到验证通过为止，重复的仿真工作将要花费几天甚至几星期。为了缩短仿真时间，本文提出利用硬件加速的思想，对设计进行软硬件协同加速仿真。模块Master和模块Slave的功能首先分别在软件上仿真验证通过，待模块Slave经综合实现后，把模块 Slave下载到硬件中，模块Master仍然运行在软件上，通过HDL仿真工具提供的外部接口实现软硬件间的数据交互，进行模块Slave和模块 Master的联合仿真验证，一旦仿真通过，把模块Master和模块Slave都放入硬件中进行加速仿真验证，这时两个模块的联合仿真时间将大大缩短。
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