图3加速仿真

　　本文描述的加速仿真技术实现框图如图3所示。DUT（Design Under Test）由可综合的Verilog HDL语言设计完成。DUT综合实现后，下载到现场可编程门阵列（FPGA：Field Programmable Gate Array）中进行加速仿真验证。运行在HDL 仿真器上的测试文件TestBench给DUT发送测试激励并响应输出信息，FPGA与HDL仿真器间的信息交换由仿真器提供的Verilog 编程语言接口（PLI：Programming Language Interface）来实现。Verilog PLI为Verilog代码调用C语言编写的函数提供了一种机制，它提供了C语言动态链接程序与仿真器的接口，可以实现C语言和Verilog语言的协同仿真。由于C语言在过程控制方面比Verilog语言有优势，可以用C程序来产生测试激励和读取信号的值。以Windows平台为例，用户通过运用C语言和Verilog PLI编写接口函数，编译代码并生成动态链接库（DLL：Dynamic Link Library），然后在由Verilog语言编写的TestBench中调用这些函数。在执行TestBench文件进行仿真时，TestBench中的C函数一旦链接成功，C函数将详细信息传递给HDL仿真器，执行C函数就可以像仿真Verilog代码一样进行仿真。这样，设计工程师利用 Verilog PLI接口创建自己的系统调用任务和系统函数，就可以通过C语言编程对DUT进行辅助仿真，达到Verilog语法所不能实现的功能。
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