基于FPGA的速率自适应图像抽取算法
数据过滤模块设置缓存,根据高低VCDU有效标示控制缓存地址,为1进行读取,为0跳过无效的VCDU数据,实现数据的滤除。
1.2 实时性设计
方法中必须获取到帧头VCDU 信息和帧尾VCDU信息才会更新图像数据帧地址寄存器,即在收到一整幅图像之后才能进行回放。
抽取的延时计算一幅图像第一比特输出和输入时间之差,最坏情况时第N 幅图像已经写入,第N + 1 幅图像尾部没有写完,即在第N 幅图像头写入后两幅图像时间才开始回放。抽取过程中延迟时间=两幅图像时间+数据回放时间。工程中,图像生成速率为10幅/s,一幅图像的生成时间按 100 ms计算。
回放数据的时间为数据从FLASH芯片中读出时间和数据缓存时间,每页2 KB,读取时间约320 μs;其余处理路径上的寄存时间《10 μs.因此,抽取过程中延迟时间约为200.33 ms ,完全可以满足图像的回放观看需要。
1.3 速率自适应设计
图像抽取的比例(即抽取图像的间隔)与输入速率和回放速率相关,在工程应用中,输入图像速率为 13.33 Mb/s,回放速率为50 Kb/s,其中图像有效数据率为41.808 Kb/s,一幅图像大小为131 080 B,每幅图像形成149个VCDU帧,下行共149×1 024 B=152 576 B.
以50 Kb/s 速率进行回放,回放一幅图像需要152 576×8/41 808=29.19 s,此过程中记录图像29.19×10=291.9,约292帧,即间隔约292帧抽取一幅图像。
实现速率自适应的关键是抽取方法的各个环节和输入速率、回放速率均没有耦合。
输入数据通过帧头尾识别,划分为标识出头尾的VCDU,输入数据速率改变,仅影响VCDU 的数据间隔。大电流电感
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